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UM008007-0715 List of Figures

Z80 CPU

User Manual

List of Figures

Figure 1. Z80 CPU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Figure 2. CPU Register Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

Figure 3. Z80 CPU I/O Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

Figure 4. Basic CPU Timing Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

Figure 5. Instruction Op Code Fetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Figure 6. Memory Read or Write Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Figure 7. Input or Output Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Figure 8. Bus Request/Acknowledge Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

Figure 9. Interrupt Request/Acknowledge Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Figure 10. Nonmaskable Interrupt Request Operation . . . . . . . . . . . . . . . . . . . . . . . . . 14

Figure 11. HALT Exit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Figure 12. Power-Down Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Figure 13. Power-Down Release Cycle, #1 of 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Figure 14. Power-Down Release Cycle, #2 of 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Figure 15. Power-Down Release Cycle, #3 of 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Figure 16. Interrupt Enable Flip-Flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Figure 17. Mode 2 Interrupt Response Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

Figure 18. Minimum Z80 Computer System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Figure 19. ROM and RAM Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

Figure 20. RAM Memory Space Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Figure 21. Adding One Wait State to an M1 Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Figure 22. Adding One Wait State to Any Memory Cycle . . . . . . . . . . . . . . . . . . . . . . 24

Figure 23. Interfacing Dynamic RAM Memory Spaces . . . . . . . . . . . . . . . . . . . . . . . . 25

Figure 24. Shifting of BCD Digits/Bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Figure 25. Immediate Addressing Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

Figure 26. Immediate Extended Addressing Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

Figure 27. Modified Page Zero Addressing Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Figure 28. Relative Addressing Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

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